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申请/专利权人：湖南三安半导体有限责任公司
摘要：本申请提供的半导体器件的制备方法及其半导体器件，通过在第二掺杂区的上方形成离子掺杂浓度大于第二掺杂区的离子掺杂浓度的第三掺杂区，以形成深注入轻掺杂的第二掺杂区以及浅注入重掺杂的第三掺杂区，以及通过在第四掺杂区的上方形成离子掺杂浓度大于第四掺杂区的离子掺杂浓度的第五掺杂区，以形成深注入轻掺杂的第四掺杂区以及浅注入重掺杂的第五掺杂区；第三掺杂区和第五掺杂区的浅注入和重掺杂结构，能够降低肖特基势垒宽度，从而改善器件接触电阻、导通电阻，并有利于降低器件漏电，从而提高器件开关速度以及减小功耗。
主权项：1.一种半导体器件的制备方法，其特征在于，包括：提供一半导体外延片，所述半导体外延片具有第一导电类型；在所述半导体外延片上形成第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区和第五掺杂区；其中，所述第一掺杂区从所述半导体外延片的第一表面沿第一方向延伸；所述第一掺杂区具有第二导电类型，所述第一方向为从所述半导体外延片的第一表面朝向所述半导体外延片的内部延伸的方向；所述第二掺杂区和所述第三掺杂区均设置于所述第一掺杂区内，所述第三掺杂区从所述第一表面沿所述第一方向延伸，所述第二掺杂区位于所述第三掺杂区的下方并与所述第三掺杂区相接；所述第三掺杂区的离子掺杂浓度大于所述第二掺杂区的离子掺杂浓度，所述第二掺杂区和所述第三掺杂区均具有第一导电类型；所述第四掺杂区和所述第五掺杂区均设置于所述第一掺杂区内，所述第五掺杂区从所述第一表面沿所述第一方向延伸，所述第四掺杂区位于所述第五掺杂区的下方并与所述第五掺杂区相接；且所述第四掺杂区与所述第二掺杂区并列且相接，所述第五掺杂区与所述第三掺杂区并列且相接，所述第五掺杂区的离子掺杂浓度大于所述第四掺杂区的离子掺杂浓度，所述第四掺杂区和所述第五掺杂区均具有第二导电类型。
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百度查询： 湖南三安半导体有限责任公司 半导体器件的制备方法及其半导体器件
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