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申请/专利权人：西安电子科技大学
摘要：本发明公开一种具有沟道阈值调制层与N‑I‑P耐压区的氮化镓垂直JFET器件及其制备方法，该器件自下而上依次包括：N++GaN衬底；N‑GaN漂移区；位于N‑GaN漂移区表面的第一I型绝缘区、第二I型绝缘区和NGaN漂移区；分别位于第一I型绝缘区、NGaN漂移区、第二I型绝缘区表面的第一重掺杂P型区、沟道区和第二重掺杂P型区；分别位于第一重掺杂P型区、沟道区和第二重掺杂P型区表面的第一栅极、源极和第二栅极；位于第一栅极与源极、第二栅极与源极之间的钝化层；位于N++GaN衬底另一表面的漏极。由于重掺杂P型区、I型绝缘区、N‑GaN漂移区与N++GaN衬底构成N‑I‑P耐压区，提高了器件的耐击穿电压，在沟道区内引入N型超低掺杂的沟道阈值调制层，也使阈值电压得到提升。
主权项：1.一种具有沟道阈值调制层与N-I-P耐压区的氮化镓垂直JFET器件，其特征在于，包括：N++GaN衬底；位于所述N++GaN衬底一侧表面的N-GaN漂移区；位于所述N-GaN漂移区远离N++GaN衬底一侧表面的第一I型绝缘区、第二I型绝缘区和NGaN漂移区，所述第一I型绝缘区与所述第二I型绝缘区分别位于N-GaN漂移区的两侧；分别位于所述第一I型绝缘区、所述NGaN漂移区、所述第二I型绝缘区远离N++GaN衬底一侧表面的第一重掺杂P型区、沟道区和第二重掺杂P型区；所述沟道区包括N型超低掺杂的沟道阈值调制层，所述沟道阈值与所述NGaN接触；分别位于所述第一重掺杂P型区、所述沟道区和所述第二重掺杂P型区远离N++GaN衬底一侧表面的第一栅极、源极和第二栅极；位于所述第一栅极与源极以及第二栅极与源极之间的钝化层；位于所述N++GaN衬底远离N-GaN漂移区一侧表面的漏极。
全文数据：
权利要求：
百度查询： 西安电子科技大学 一种具有沟道阈值调制层与N-I-P耐压区的氮化镓垂直JFET器件
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