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申请/专利权人：西安电子科技大学
摘要：本发明公开了一种具有多层沟道与落差式超结的氮化镓垂直JFET器件及其制备方法，该器件包括：N++GaN衬底；位于N++GaN衬底表面的GaN漂移层；位于GaN漂移层表面的超结；位于超结表面的沟道区、第一P+GaN区和第二P+GaN区；分别位于第一P+GaN区、沟道区和第二P+GaN区表面的第一栅极、源极和第二栅极；位于第一栅极与源极以及第二栅极与源极之间的钝化层；位于N++GaN衬底下表面的漏极。超结中落差式N型GaN漂移区的掺杂浓度自下而上递减，落差式P型低掺杂区的掺杂浓度自下而上递增，落差式的超结提升了器件耐压；在沟道区引入超低掺杂使器件的阈值电压显著提升，通过提高沟道区上层的掺杂浓度增大了正向电流，从而获得满足高阈值电压、大正向电流和高耐压的GaN垂直JFET。
主权项：1.一种具有多层沟道与落差式超结的氮化镓垂直JFET器件，其特征在于，包括：N++GaN衬底；位于所述N++GaN衬底一侧表面的GaN漂移层；位于所述GaN漂移层远离N++GaN衬底一侧表面的超结；所述超结包括落差式N型GaN漂移区与落差式P型低掺杂区，所述落差式N型GaN漂移区的掺杂浓度自下而上递减，所述落差式P型低掺杂区的掺杂浓度自下而上递增；位于所述超结远离N++GaN衬底一侧表面的沟道区、第一P+GaN区和第二P+GaN区，所述第一P+GaN区与所述第二P+GaN区分别位于沟道区的两侧；分别位于所述第一P+GaN区、所述沟道区和所述第二P+GaN区远离N++GaN衬底一侧表面的第一栅极、源极和第二栅极；所述沟道区包括位于所述落差式N型GaN漂移区远离N++GaN衬底一侧表面的至少一层N--GaN区，以及位于所述源极靠近N++GaN衬底一侧表面的至少一层N++GaN区；位于所述第一栅极与源极以及第二栅极与源极之间的钝化层；位于所述N++GaN衬底远离GaN漂移层一侧表面的漏极。
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百度查询： 西安电子科技大学 一种具有多层沟道与落差式超结的氮化镓垂直JFET器件
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