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申请/专利权人：无锡中微亿芯有限公司

摘要：本发明涉及一种基于ReRAM的FPGA用非易失性配置RAM。其包括ReRAM阵列，所述ReRAM阵列包括若干ReRAM单元，其中，对ReRAM阵列中的任一ReRAM单元，包括用于数据存储的可变电阻R0以及与所述可变阻值电阻R0适配连接的存储控制电路，其中，可变阻值电阻R0的电阻状态受加载到所述可变阻值电阻R0上的可变电阻控制电压控制；同一行的ReRAM单元连接至同一字线WL，同一列的ReRAM单元连接至同一位线BL以及同一反位线BLN。本发明可配置得到非易失性RAM，与现有CMOS工艺兼容，可有效提高FPGA的规模、速度和可靠性。

主权项：1.一种基于ReRAM的FPGA用非易失性配置RAM，其特征是，所述非易失性配置RAM至少包括ReRAM阵列，所述ReRAM阵列包括若干ReRAM单元，其中，对ReRAM阵列中的任一ReRAM单元，包括用于数据存储的可变阻值电阻R0以及与所述可变阻值电阻R0适配连接的存储控制电路，其中，可变阻值电阻R0的电阻状态受加载到所述可变阻值电阻R0上的可变电阻控制电压控制；同一行的ReRAM单元连接至同一字线WL，同一列的ReRAM单元连接至同一位线BL以及同一反位线BLN；对一ReRAM单元，将一预设的可变电阻控制电压加载到所述ReRAM单元内可变阻值电阻R0，且基于字线WL以及位线BL配置所对应适配连接ReRAM单元的操作状态，其中，所述操作状态至少包括电形成、存储操作、读取操作以及恢复操作；利用一ReRAM单元进行数据存储前，基于与所述ReRAM单元连接的字线WL以及位线BL配置对所述ReRAM单元内进行电形成，以使得所述可变阻值电阻R0从高阻状态切换为低阻状态；对ReRAM单元的操作状态为存储操作时，通过位线BL以及反位线BLN将待存储的数据传输至ReRAM单元内，并配置可变阻值电阻R0的电阻状态，以基于所配置所述可变阻值电阻R0的电阻状态控制数据的存储；对ReRAM单元的操作状态为读取操作时，通过位线BL以及反位线BLN读取可变阻值电阻R0的存储状态；对ReRAM单元的操作状态为恢复操作时，配置加载到可变阻值电阻R0的可变电阻控制电压，并通过位线BL以及反位线BLN确定可变阻值电阻R0的存储状态；还包括与ReRAM阵列适配的字线电路，其中，字线电路的输出端与ReRAM阵列的字线WL呈一一对应连接；字线电路包括依次连接的地址寄存器、地址译码器以及字线输出驱动电路；所述字线输出驱动电路包括若干字线输出单元，一字线输出单元的输出端与ReRAM阵列的一字线WL对应连接；所述字线输出单元包括字线输出电平转换电路以及与所述字线输出电平转换电路适配连接的与非门，与非门的一输入端与字线输出电平转换电路的输出端连接，与非门的另一输入端接收使能信号EN1；字线输出电平转换电路的电源端、与非门的电源端均接第一电荷泵输出的电压CP1；还包括与ReRAM阵列适配的位线电路，其中，所述位线电路包括数据寄存器以及与所述数据寄存器适配的位线输出驱动电路；位线输出驱动电路包括若干位线输出单元，其中，一位线输出单元的输出端分别与一ReRAM单元的位线BL以及所述ReRAM单元的反位线BLN适配连接；位线输出单元包括与位线BL对应的位线输出第一子单元以及反位线BLN对应的位线输出第二子单元；位线输出第一子单元包括位线输出第一电平转换电路以及与所述位线输出第一电平转换电路适配连接的第一或非门，第一或非门的输出端与ReRAM单元的位线BL适配连接；位线输出第二子单元包括位线输出第二电平转换电路以及与所述位线输出第二电平转换电路适配连接的第二或非门，第二或非门的输出端与ReRAM单元的反位线BLN适配连接；第一或非门、第二或非门相应的输入端还接收时钟脉冲电路产生的时钟脉冲信号；位线输出第一电平转换电路、位线输出第二电平转换电路、第一或非门以及第二或非门相应的电源端接第二电荷泵产生的电压CP2；所述时钟脉冲电路包括依次连接的振荡器、计数器、编码器、脉冲处理电路以及脉冲生成电平转换电路，其中，计数器还接收使能信号EN2；脉冲生成电平转换电路的输出端与第一或非门、第二或非门相应的输入端连接，以向第一或非门、第二或非门相应的输入端加载时钟脉冲信号。

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