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申请/专利权人：珠海一微半导体股份有限公司

摘要：本发明公开一种SAR_ADC系统失调电压的校正电路及校正方法，该校正电路包括PGA模块、输入控制模块、编码校正控制模块和差分比较器模块；其中，输入控制模块，与所述PGA模块相连接，用于控制校正信号源输入端的信号输出至所述PGA模块；差分比较器模块，用于通过调整第一可调电容和第二可调电容的大小以校正SAR_ADC系统的失调电压，并更新输出端得到的比较判断结果；编码校正控制模块，用于根据所述差分比较器模块输出的比较判断结果，通过调整所述第一可调电容和所述第二可调电容的电容量对应的互补编码信号，直到所述差分比较器模块的输出端在高低电平之间连续翻转两次才停止校正过程。整体电路结构实现简单，校正精度高。

主权项：1.一种SAR_ADC系统失调电压的校正电路，包括PGA模块，其特征在于，还包括：输入控制模块、编码校正控制模块和差分比较器模块；输入控制模块，与所述PGA模块相连接，用于在校正使能端为高电平信号时控制校正信号源输入端的信号输出至所述PGA模块，为差分比较器模块提供待校正信号源；差分比较器模块，包括第一可调电容和第二可调电容，用于通过调整第一可调电容和第二可调电容的大小以校正SAR_ADC系统的失调电压，并更新输出端得到的比较判断结果；编码校正控制模块，用于根据所述差分比较器模块输出的比较判断结果，通过编码得到调整所述第一可调电容和所述第二可调电容的电容量对应的互补编码信号，直到所述差分比较器模块的输出端在高低电平之间连续翻转两次才停止所述SAR_ADC系统失调电压的校正过程；其中所述互补编码信号为一对和值不变的P位二进制数组，P为大于1的整数；而所述第一可调电容和所述第二可调电容分别是一组电容阵列，每组电容阵列用于根据所述互补编码信号改变内部节点电容大小以校正SAR_ADC系统失调电压；在不存在失调电压的情况下，所述编码校正控制模块将所述互补编码信号设置在中间刻度值，所述互补编码信号对应的第一控制校正信号和第二控制校正信号的最高位置为高，而其余位置零，此时所述差分比较器模块在第一控制校正信号和第二控制校正信号的电平控制作用下，使得所述第一可调电容和所述第二可调电容的电容量相等；当存在负的失调电压，所述差分比较器模块的比较判断结果为低电平，则所述第一控制校正信号在所述中间刻度值的基础上减一，所述第二控制校正信号在所述中间刻度值的基础上加一，所述第一控制校正信号对应控制的所述第一可调电容减小，而所述第二控制校正信号对应控制的所述第二可调电容增加，使得第一节点的电压下降速度快于第二节点的电压下降速度，相当于引入一个正的差分电压以抵消掉原来存在的负的失调电压；如果经过latch比较器子模块的运放反馈作用后，所述差分比较器模块的比较判断结果仍为低电平，则所述第一控制校正信号继续减一，所述第二控制校正信号继续加一，对应的所述第一可调电容继续减小，而所述第二可调电容继续增加，使得所述第一节点的电容更加小于所述第二节点的电容，相当于引入一个数值更大的正的差分电压以抵消掉原来存在的负的失调电压；或者，当存在正的失调电压，则所述差分比较器模块的比较判断结果为高电平，则所述第一控制校正信号在所述中间刻度值的基础上加一，所述第二控制校正信号在所述中间刻度值的基础上减一，所述第一控制校正信号对应控制的所述第一可调电容增加，而所述第二控制校正信号对应控制的所述第二可调电容减小，使得所述第一节点的电压下降速度慢于第二节点的电压下降速度，相当于引入一个负的差分电压以抵消掉原来存在的正的失调电压；如果经过所述latch比较器子模块的运放反馈作用，所述差分比较器模块的比较判断结果仍为高电平，则所述第一控制校正信号继续加一，所述第二控制校正信号继续减一，对应的所述第一可调电容继续增加，而所述第二可调电容继续减小，使得所述第一节点的电压下降速度进一步慢于第二节点的电压下降速度；所述编码校正控制模块根据所述差分比较器模块的比较判断结果调整所述第一控制校正信号和所述第二控制校正信号，使得当所述差分比较器模块的比较判断结果连续发生两次由高电平翻转为低电平时，再控制停止校正过程。

全文数据：一种SAR_ADG系统失调电压的校正电路及校正方法技术领域[0001]本发明涉及模拟数字转换技术领域，尤其涉及一种SAR_ADC系统失调电压的校正电路及校正方法。背景技术[0002]逐次逼近型模数转换器（successiveapproximationregisteranalogtodigitalconverters，简称SAR_ADC是中等至高等分辨率应用的常用模数转换结构。传统的SAR_ADC系统如图1所示，SAR_ADC包括比较器、DAC模块、保持电路及逻辑控制电路。其中，DAC模块包括电容器阵列或电容电阻器混合阵列，其功能就是在特定数字码值输入条件下产生相应的模拟电压给比较器;比较器具有N+1bit分辨率的差分比较器;逻辑控制电路根据比较器产生相应的N位数字码值DO[N-1:0]给DAC模块;所述保持电路将模拟输入信号采样得到电压Vin，提供给比较器。[0003]SAR_ADC将模拟信号转换为数字编码信号的基本原理是:将电压Vin与所述模拟电SV_adc进行比较，所述模拟电SV_adc根据所述DAC模块的数字输入信号确定的，比较器根据二者大小决定增大还是减小输入所述DAC模块的数字信号，以使所述模拟电压V_adc向模拟输入信号Vin逼进，当所述模拟电压V_adc与模拟输入信号Vin的数值相等时，即可获得模拟输入信号Vin对应的数字信号，并通过所述逻辑控制模块输出SAR_ADC的N位数字转换码值Dout0[N-l:0]。然而由于比较器本身的失调、SAR_ADC芯片内部的地与PCB版级的地不平衡以及电容的不匹配、MOS管开关的非理性因素等多种因素造成SAR_ADC的失调，从而导致一定范围内的待测信号无法被ADC进行有效测量，使得SAR_ADC输出的数字信号中存在对应的误差。发明内容[0004]为了校正逐次逼近型模数转换器SAR_ADC系统的失调电压，本发明对于传统的SAR_ADC系统进行改造，提出一种SAR_ADC系统失调电压的校正电路及其校正方法，其技术方案如下：一种SAR_ADC系统失调电压的校正电路，包括PGA模块，还包括:输入控制模块、编码校正控制模块和差分比较器模块；输入控制模块，与所述PGA模块相连接，用于在校正使能端为高电平信号时控制校正信号源输入端的信号输出至所述PGA模块，为差分比较器模块提供待校正信号源；差分比较器模块，包括第一可调电容和第二可调电容，用于通过调整第一可调电容和第二可调电容的大小以校正SAR_ADC系统的失调电压，并更新输出端得到的比较判断结果；编码校正控制模块，用于根据所述差分比较器模块输出的比较判断结果，通过编码得到调整所述第一可调电容和所述第二可调电容的电容量对应的互补编码信号，直到所述差分比较器模块的输出端在高低电平之间连续翻转两次才停止所述SAR_ADC系统失调电压的校正过程；其中所述互补编码信号为一对和值不变的P位二进制数组，P为大于1的整数;而所述第一可调电容和所述第二可调电容分别是一组电容阵列，每组电容阵列用于根据所述互补编码信号改变内部节点电容大小以校正SAR_ADC系统失调电压。[0005]进一步地，所述校正信号源输入端可以是单端输入或差分输入。[0006]进一步地，所述校正电路还包括DAC模块，该DAC模块内嵌采样保持电路，其输入端与所述PGA模块输出端连接，用于采样保持所述PGA模块输出的放大的待校正信号源;该DAC模块的数字编码信号输入端与所述编码校正控制模块相连接，用于根据所述编码校正控制模块输出的数字编码信号转换为相应的模拟电压，并提供给所述差分比较器模块;该DAC模块的输出端与所述差分比较器模块的差分输入端相连接，用于为所述差分比较器模块提供模拟输入信号以进行比较判断；其中，所述DAC模块可以是电容阵列或电阻电容混合阵列。[0007]进一步地，所述差分比较器模块还包括预放大器子模块、latch比较器子模块、复位子模块和输出锁存子模块；预放大器子模块，用于将所述DAC模块的输出信号放大到所述latch比较器子模块能够有效识别的幅度；复位子模块，与所述预放大器子模块和所述latch比较器子模块有两个共同连接节点，用于控制两个共同连接节点的信号复位和放电过程，并将控制结果输出给所述latch比较器子模块;其中所述两个共同连接节点分为第一节点和第二节点；latch比较器子模块，包括两个首尾互连的反相器以正反馈的连接形式加快比较判断过程；输出锁存子模块，用于根据所述latch比较器子模块输出信号更新为所述差分比较器模块的比较判断结果；其中，所述第一可调电容的一端与所述第一节点相连，所述第二可调电容的一端与所述第二节点相连，而所述第一可调电容和所述第二可调电容的另一端都接地。[0008]一种基于所述校正电路的校正方法，包括：当所述输入控制模块的校正使能端为高电平信号时，校正信号源从所述输入控制模块的校正信号源输入端进入所述输入控制模块，然后启动失调校正过程，为所述的DAC模块提供校正信号模拟电压；同时所述编码校正控制模块内置寄存器输出数字编码信号经过所述DAC模块转换为模拟基准电压，为所述差分比较器模块提供基准信号；当所述校正信号采样电压与所述基准电压的差值为零时，所述编码校正控制模块根据所述差分比较器模块的比较判断结果对所述第一可调电容和所述第二可调电容的电容量进行调节，通过引入纠正电压抵消整个SAR系统存在的失调电压，直到所述差分比较器模块的输出端在高低电平之间连续翻转两次才停止所述校正电路的校正过程。[0009]进一步地，在不存在失调电压的情况下，所述编码校正控制模块将所述互补编码信号设置在中间刻度值，即所述互补编码信号对应的第一控制校正信号和第二控制校正信号的最高位置为高，而其余位置零，此时所述差分比较器模块在第一控制校正信号和第二控制校正信号的电平控制作用下，使得所述第一可调电容和所述第二可调电容的电容量相等。[0010]进一步地，还包括:当存在负的失调电压，所述差分比较器模块的比较判断结果为低电平，则所述第一控制校正信号在所述中间刻度值的基础上减一，所述第二控制校正信号在所述中间刻度值的基础上加一，所述第一控制校正信号对应控制的所述第一可调电容减小，而所述第二控制校正信号对应控制的所述第二可调电容增加，使得所述第一节点的电压下降速度快于第二节点的电压下降速度，相当于引入一个正的差分电压以抵消掉原来存在的负的失调电压；但是，如果经过所述latch比较器子模块的运放反馈作用后，所述差分比较器模块的比较判断结果仍为低电平，则所述第一控制校正信号继续减一，所述第二控制校正信号继续加一，对应的所述第一可调电容继续减小，而所述第二可调电容继续增加，使得所述第一节点的电容更加小于所述第二节点的电容，相当于引入一个数值更大的正的差分电压以抵消掉原来存在的负的失调电压；所述编码校正控制模块根据所述差分比较器模块的比较判断结果调整所述第一控制校正信号和所述第二控制校正信号，使得当所述差分比较器模块的比较判断结果连续发生两次由高电平翻转为低电平时，再控制停止校正过程。[0011]进一步地，还包括：当存在正的失调电压，则所述差分比较器模块的比较判断结果为高电平，则所述第一控制校正信号在所述中间刻度值的基础上加一，所述第二控制校正信号在所述中间刻度值的基础上减一，所述第一控制校正信号对应控制的所述第一可调电容增加，而所述第二控制校正信号对应控制的所述第二可调电容减小，使得所述第一节点的电压下降速度慢于第二节点的电压下降速度，相当于引入一个负的差分电压以抵消掉原来存在的正的失调电压；但是，如果经过所述latch比较器子模块的运放反馈作用，所述差分比较器模块的比较判断结果仍为高电平，则所述第一控制校正信号继续加一，所述第二控制校正信号继续减一，对应的所述第一可调电容继续增加，而所述第二可调电容继续减小，使得所述第一节点的电压下降速度进一步慢于第二节点的电压下降速度；所述编码校正控制模块根据所述差分比较器模块的比较判断结果调整所述第一控制校正信号和所述第二控制校正信号，使得当所述差分比较器模块的比较判断结果连续发生两次由高电平翻转为低电平时，控制停止校正过程。[0012]相对于现有技术，本发明提出的一种SAR_ADC系统失调电压的校正电路及其校正方法，所述校正电路适用于各种SAR_ADC架构电路，包括单端输入结构、差分输入结构和阻容混合阵列的DAC模块，应用范围广；当校正信号源为零，即所述校正电路输入信号为零时，所述编码校正控制模块根据所述差分比较器模块输出的比较判断结果，通过编码信号对所述第一可调电容和所述第二可调电容的大小进行调整，从而使得所述第一可调电容和所述第二可调电容的容值差异引入等效的纠正电压抵消SAR_ADC电路的失调，整个校正电路采用数字形式校正，校正精度高，电路功耗低，结构简单，容易扩展，实用性强。附图说明[0013]图1为传统的SAR_ADC系统的电路模块示意图；图2为本发明实施例的SAR_ADC系统失调电压的校正电路模块示意图；图3为本发明实施例的单端输入结构的SAR_ADC系统失调电压的校正电路示意图；图4为本发明实施例的双端输入结构的SAR_ADC系统失调电压的校正电路示意图；图5为本发明实施例的差分比较器模块内部的子模块示意图；图6为本发明实施例的差分比较器模块的电路示意图。具体实施方式[0014]下面结合附图对本发明的具体实施方式作进一步说明：如图2所示，本发明实施例提供一种SAR_ADC系统失调电压的校正电路，包括PGA模块、输入控制模块、编码校正控制模块和差分比较器模块;输入控制模块，与所述PGA模块相连接，用于在校正使能端为高电平信号时控制待校正信号源输出至所述PGA模块，进而为差分比较器模块提供待校正信号源;差分比较器模块，包括第一可调电容和第二可调电容，用于通过调整第一可调电容和第二可调电容的电容量，从而抵消所述SAR_ADC系统的失调电压Voff;并更新输出端得到的比较判断结果v_cmp，使得输出端的高低电平得到翻转;编码校正控制模块，用于根据所述差分比较器模块输出的比较判断结果v_cmp，通过逐次逼近逻辑编码得到调整所述第一可调电容和所述第二可调电容的电容量对应的互补编码信号Dp_cal[p-1:0]和Dn_cal[p-1:0]，直到所述差分比较器模块的输出端在高低电平之间连续翻转两次才停止所述校正电路的校正过程;其中如果Dp_cal[p-1:0]增加预设数值，则Dn_cal[P-1:0]减小相等的预设数值，反之亦同，所述互补编码信号为一对和值不变的P位二进制数组，P为大于1的整数。而所述第一可调电容和所述第二可调电容分别是一组电容阵列，每组电容阵列根据所述互补编码信号改变内部的电容串联开关的闭合，进而改变相应节点的电容数值，有意引入额外偏置电压补偿系统固有的失调电压。如图3和图5所示，本发明实施例将上述两组电容阵列简化为所述第一可调电容Cl和所述第二可调电容C2,以简化电路示意图配合互补编码信号Dp_cal[p-1:0]和Dn_cal[p-1:0]进行说明。[0015]作为所述校正电路的单端输入结构的实施例，如图3所示，选择器MUX相当于图2中的输入控制模块，选择器MUX连接有m个GPIO端口作为信号输入端，分别对应PO、P1、P2、"Tm端口，同时选择器MUX还通过校正信号源输入端输入一路作为校正使用的校正信号源，相应的还有校正使能端以接受校正使能信号。当处于SAR_ADC系统失调校正模式中，首先会将校正使能信号置高，控制校正信号源经过选择器MUX进入所述PGA模块，然后进行采样转换工作。与现有技术的主要的区别在于，所述编码校正控制模块输出的N位数字转换码值Dout[N-1:0]在SAR_ADC系统失调校正模式中被强制性地设置为0,同时所述编码校正控制模块根据所述差分比较器模块的比较判断结果而更新一对P位互补编码信号Dn_cal[p-1:0]和Dp_cal[p-1:0]，作为校正控制码值对所述差分比较器模块内的可调电容调整以完成失调电压的校正。当所述差分比较器模块输出的比较判断结果v_cmp在0和1之间循环出现两次，意味着整个SAR_ADC系统失调电压的校正结束，可以退出系统失调电压校正模式了。整个SAR_ADC系统失调校正的目标就是确保校正信号源端输入端的信号为0时，所述校正电路采样转换后的数字码值Dout[N-1:0]是零电平所对应的全零二进制数值。[0016]作为所述校正电路的差分输入结构的实施例，如图4所示，选择器MUX相当于图2中的输入控制模块，选择器MUX连接有2m个GPIO端口作为信号的差分输入端，各组差分输入端分别对应vpO和vnO、vpl和vnl、vp2和vn2、…、vpm和vnm端口，同时所述校正信号源以差分形式信号vcal_p*vcal_n输入选择器MUX，其中差分形式信号vcal_p*vcal_n都连接一个相同的模拟电压，也就是PGA模块的共模电平vcom;，相应的还有校正使能端以接受校正使能信号。当处于SAR_ADC系统失调校正模式中，首先会将校正使能信号置高，控制差分形式信号vcal_p*vcal_n经过选择器MUX分别进入所述PGA模块的正输入端vp和负输入端vn，然后驱动放大得到差分信号输出至DAC模块的差分输入端νορ和von，进行采样转换工作，然后结合所述编码校正控制模块输出的N位数字转换码值Dout[N-1:0]，所述DAC模块产生一对差分信号vp_sig和vn_sig分别输入至所述差分比较器模块的正负输入端。与现有技术的主要的区别在于，在SAR_ADC系统失调校正模式中所述N位数字转换码值Dout[N-l:0]被强制性地设置为011···1。整个SAR_ADC系统失调校正的目标就是确保校正信号源的差分输入电压差为0时，所述校正电路采样转换后对应的N位数字码值Dout[N-1:0]的最高位为0,而其余位都为1。[0017]如图2所示，所述校正电路还包括DAC模块，该DAC模块内嵌采样保持电路，其输入端与所述PGA模块连接，用于采样保持所述PGA模块输出的放大的所述校正信号源，在该DAC模块采样阶段，其内部的η个并联电容器或η个并联的电阻电容器中的每一电容或阻容开关对应着所述DAC模块的每一自由端上的待转换的模拟信号;该DAC模块的自由端与所述编码校正控制模块相连接，用于根据所述编码校正控制模块输出的基准数字信号D[Ν-1:0]转换为提供给差分比较器模块的模拟基准电压;该DAC模块的输出端与所述差分比较器模块的差分输入端相连接，用于为所述差分比较器模块提供模拟输入信号以进行失调校正。[0018]结合图5和图6所示，所述差分比较器模块还包括预放大器子模块、复位子模块、latch比较器子模块和输出锁存子模块。[0019]预放大器子模块，用于将所述DAC模块的输出信号放大到所述latch比较器子模块能够有效识别的幅度，预放大器子模块将正输入端ViP的信号放大得到信号vpl输出至第二NMOS管的栅极，负输入端vin的信号放大得到信号vnl输出至第一NMOS管的栅极。[0020]复位子模块，与所述预放大器子模块和所述latch比较器子模块有共同连接节点，分别为第一节点vn2和第二节点vp2,其中第一匪OS管匪1的栅极、第一PMOS管PMl的栅极和第二PMOS管PM2的栅极相连接，复位信号V_latch由低电平变高电平，致第一节点vn2节点的电容和第二节点vp2节点的电容开始释放电荷，第一节点vn2节点的电压和第二节点vp2节点的电压开始下降，从而为所述latch比较器子模块提供有差别的电压信号。[0021]latch比较器子模块，包括两个首尾互连的运放模型，其中两个首尾互连的运放模型为两个反相器首尾连在一起以增强反馈作用；具体地，所述两个反相器分别为第三PMOS管PM3和第八NMOS管匪8连接构成的第一反相器和第四PMOS管PM4和第九NMOS管匪9连接构成的第二反相器，第三PMOS管PM3和第八匪OS管匪8的栅极与第四PMOS管PM4和第九NMOS管NM9的漏极连接于第四节点P3,第三PMOS管PM3和第八NMOS管NM8的漏极与第四PMOS管PM4和第九NMOS管NM9的栅极连接于第三节点N3;第六PMOS管PM6和第五NMOS管NM5构成运放负载；第七NMOS管匪7和第六匪OS管匪6作为第一反相器的接地开关;第五匪OS管匪5和第四匪OS管NM4作为第二反相器的接地开关。[0022]输出锁存子模块，用于根据所述latch比较器子模块内所述运放模型的反馈调节产生的差分电压输出一个比较判断信号，作为所述差分比较器模块的比较判断结果;具体地，所述第四节点P3电压信号通过缓冲器得到电压信号vp3输入至所述输出锁存子模块，所述第三节点N3电压信号通过缓冲器得到电压信号vn3输入至所述输出锁存子模块，由于所述输出锁存子模块为锁存器的组合逻辑结构，故当电压信号vp3和电压信号vn3为不同逻辑电平时，所述输出锁存子模块的输出信号v_cmp发生高低电平翻转。[0023]其中，所述第二可调电容C2的一端与所述第二节点vp2相连，所述第一可调电容Cl的一端与所述第一节点vn2相连，而所述第一可调电容Cl和所述第二可调电容C2的另一端都接地。所述编码校正模块输出的互补编码信号Dn_cal[p-1:0]和Dp_cal[p-1:0]通过调节各自相连接对应的电容阵列上各个电容串联的开关改变所述第一可调电容Cl和所述第二可调电容C2的电容量大小，P位的互补编码信号分别对应P个并联的电容器，P位的互补编码信号的值确定P个并联的电容器串联的开关的闭合情况，进而改变P个电容并联值。[0024]基于上述校正电路，本发明实施例提供一种失调电压的校正方法包括：当所述输入控制模块的校正使能端为高电平信号时，校正信号源从所述输入控制模块的校正信号源输入端进入所述输入控制模块，然后控制所述校正信号源从所述输入控制模块的输出端输出至所述PGA模块;所述PGA模块将所述校正信号源放大后，由所述DAC模块进行采样保持，为所述差分比较器模块提供校正信号模拟电压。同时所述编码校正控制模块内置寄存器输出数字编码信号经过所述DAC模块转换为模拟基准电压，为所述差分比较器模块提供基准信号。[0025]当所述校正信号采样电压与所述基准电压的差值为零时，所述编码校正控制模块根据所述差分比较器模块的比较判断输出的高低电平状态对所述第一可调电容和所述第二可调电容的电容量进行调节，通过引入纠正电压抵消存在的失调电压，直到所述差分比较器模块的输出在高低电平之间连续翻转两次才停止所述校正电路的校正过程。[0026]在本发明实施例中，所述互补编码信号设置为4位二进制数。在不存在失调电压的情况下，所述编码校正控制模块首先将所述互补编码信号设置在中间刻度值4’blOOO,即所述互补编码信号对应的第一控制校正信号Dp_cal[3:0]和第二控制校正信号Dn_cal[3:0]都表示为4’blOOO，此时所述差分比较器模块在第一控制校正信号Dp_cal[3:0]和第二控制校正信号Dn_cal[3:0]的电平控制作用下，使得所述第一可调电容Cl和所述第二可调电容C2的电容量相等；同时所述编码控制模块内置寄存器输出基准数字信号经过所述DAC模块转换为模拟基准电压，为所述差分比较器模块提供基准信号。[0027]在本发明实施例中，所述校正电路的工作原理具体描述为，如果存在负的失调电压δO，则所述第一控制校正信号Dp_cal[3:0]在所述中间刻度值4’blOOO的基础上加一得到4’blOOl，所述第二控制校正信号Dn_cal[3:0]在所述中间刻度值4’blOOO的基础上减一得到4’bOlll，则所述第一控制校正信号Dp_cal[3:0]对应的所述第一可调电容Cl大小增加，而所述第二控制校正信号Dn_cal[3:0]对应的所述第二可调电容C2大小减小，使得所述第一节点vn2的电容大于所述第二节点vp2的电容。此时，如果所述预放大器子模块的正输入端vip和负输入端vin的电压差仍为0,由于所述第一节点vn2的电容大于所述第二节点vp2的电容，所以第一PMOS管PMl和第二PMOS管PM2的栅极上的复位信号V_latch跳变为高电平，使得第一节点vn2处电压的下降速度慢于第二节点vp2处电压的下降速度，即第一节点vn2处电压为高电平，第二节点vp2处电压为低电平，从而引入一个负的差分电压,以抵消掉原来存在的正的失调电压。故所述latch比较器子模块中第四匪OS管匪4和第五匪OS管匪5导通，而第六NMOS管匪6和第七NMOS管匪7关断，将第三节点N3电压下拉到零，而第四节点P3电压由第三PMOS管PM3和第五PMOS管PM5上拉到供电电压端VCC。最后由所述输出锁存子模块输出端得到所述差分比较器模块的比较判断结果v_cmp为低电平。[0031]但是，经过所述latch比较器子模块的运放反馈作用后，所述差分比较器模块的比较判断结果v_cmp仍为高电平，意味着仍存在较小的正的失调电压，则所述第一控制校正信号Dp_cal[3:0]继续加一，所述第二控制校正信号Dn_cal[3:0]继续减一，对应的所述第一可调电容Cl继续增加，而所述第二可调电容C2继续减小，使得所述第一节点vn2的电容进一步大于所述第二节点vp2的电容。从而引入一个更大数值的负差分电压以抵消掉原来存在的正的失调电压。然后经过所述latch比较器子模块的运放反馈作用输出一个低电平的比较判断信号，作为所述差分比较器模块的比较判断结果v_cmp。[0032]所述编码校正控制模块根据所述差分比较器模块的比较判断结果^⑽?调整所述第一控制校正信号Dp_cal[3:0]和所述第二控制校正信号Dn_cal[3:0]，使得当所述差分比较器模块的比较判断结果v_cmp连续发生两次由低电平翻转为高电平时，意味着对系统失调电压校正已达最高精度，然后控制停止校正过程。[0033]本发明实施例所提出的基于差分比较器的校正电路都是纯数字控制，改变相应的控制编码对应的电容数值，即可很容易改变引入电压大小以抵消失调电压，实现简单，当前述校正模式结束后，所述互补编码信号的数值就固定不再变化，然后整个SAR_ADC就可以正常采样和转换模拟电压，所述差分比较器模块正常工作，只是所述第一可调电容Cl和所述第二可调电容C2的电容大小不同而已。整体实现简单，全部采用数字形式，不需要消耗额外的功耗，还可以使用不同工艺以快速实现芯片制造流程。[0034]在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。[0035]所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目。

权利要求：1.一种SAR_ADC系统失调电压的校正电路，包括PGA模块，其特征在于，还包括:输入控制模块、编码校正控制模块和差分比较器模块；输入控制模块，与所述PGA模块相连接，用于在校正使能端为高电平信号时控制校正信号源输入端的信号输出至所述PGA模块，为差分比较器模块提供待校正信号源；差分比较器模块，包括第一可调电容和第二可调电容，用于通过调整第一可调电容和第二可调电容的大小以校正SAR_ADC系统的失调电压，并更新输出端得到的比较判断结果；编码校正控制模块，用于根据所述差分比较器模块输出的比较判断结果，通过编码得到调整所述第一可调电容和所述第二可调电容的电容量对应的互补编码信号，直到所述差分比较器模块的输出端在高低电平之间连续翻转两次才停止所述SAR_ADC系统失调电压的校正过程；其中所述互补编码信号为一对和值不变的P位二进制数组，P为大于1的整数;而所述第一可调电容和所述第二可调电容分别是一组电容阵列，每组电容阵列用于根据所述互补编码信号改变内部节点电容大小以校正SAR_ADC系统失调电压。2.根据权利要求1所述校正电路，其特征在于，所述校正信号源输入端可以是单端输入或差分输入。3.根据权利要求2所述校正电路，其特征在于，所述校正电路还包括DAC模块，该DAC模块内嵌采样保持电路，其输入端与所述PGA模块输出端连接，用于采样保持所述PGA模块输出的放大的待校正信号源;该DAC模块的数字编码信号输入端与所述编码校正控制模块相连接，用于根据所述编码校正控制模块输出的数字编码信号转换为相应的模拟电压，并提供给所述差分比较器模块;该DAC模块的输出端与所述差分比较器模块的差分输入端相连接，用于为所述差分比较器模块提供模拟输入信号以进行比较判断；其中，所述DAC模块可以是电容阵列或电阻电容混合阵列。4.根据权利要求1所述校正电路，其特征在于，所述差分比较器模块还包括预放大器子模块、Iatch比较器子模块、复位子模块和输出锁存子模块；预放大器子模块，用于将所述DAC模块的输出信号放大到所述latch比较器子模块能够有效识别的幅度；复位子模块，与所述预放大器子模块和所述latch比较器子模块有两个共同连接节点，用于控制两个共同连接节点的信号复位和放电过程，并将控制结果输出给所述latch比较器子模块;其中所述两个共同连接节点分为第一节点和第二节点；latch比较器子模块，包括两个首尾互连的反相器以正反馈的连接形式加快比较判断过程；输出锁存子模块，用于根据所述latch比较器子模块输出信号更新为所述差分比较器模块的比较判断结果；其中，所述第一可调电容的一端与所述第一节点相连，所述第二可调电容的一端与所述第二节点相连，而所述第一可调电容和所述第二可调电容的另一端都接地。5.—种基于权利要求1至权利要求4中任一项所述校正电路的校正方法，其特征在于，包括：当所述输入控制模块的校正使能端为高电平信号时，校正信号源从所述输入控制模块的校正信号源输入端进入所述输入控制模块，然后启动失调校正过程，为所述的DAC模块提供校正信号模拟电压；同时所述编码校正控制模块内置寄存器输出数字编码信号经过所述DAC模块转换为模拟基准电压，为所述差分比较器模块提供基准信号；当所述校正信号采样电压与所述基准电压的差值为零时，所述编码校正控制模块根据所述差分比较器模块的比较判断结果对所述第一可调电容和所述第二可调电容的电容量进行调节，通过引入纠正电压抵消整个SAR系统存在的失调电压，直到所述差分比较器模块的输出端在高低电平之间连续翻转两次才停止所述校正电路的校正过程。6.根据权利要求5所述校正方法，其特征在于，在不存在失调电压的情况下，所述编码校正控制模块将所述互补编码信号设置在中间刻度值，即所述互补编码信号对应的第一控制校正信号和第二控制校正信号的最高位置为高，而其余位置零，此时所述差分比较器模块在第一控制校正信号和第二控制校正信号的电平控制作用下，使得所述第一可调电容和所述第二可调电容的电容量相等。7.根据权利要求6所述校正方法，其特征在于，还包括：当存在负的失调电压，所述差分比较器模块的比较判断结果为低电平，则所述第一控制校正信号在所述中间刻度值的基础上减一，所述第二控制校正信号在所述中间刻度值的基础上加一，所述第一控制校正信号对应控制的所述第一可调电容减小，而所述第二控制校正信号对应控制的所述第二可调电容增加，使得所述第一节点的电压下降速度快于第二节点的电压下降速度，相当于引入一个正的差分电压以抵消掉原来存在的负的失调电压；但是，如果经过所述latch比较器子模块的运放反馈作用后，所述差分比较器模块的比较判断结果仍为低电平，则所述第一控制校正信号继续减一，所述第二控制校正信号继续加一，对应的所述第一可调电容继续减小，而所述第二可调电容继续增加，使得所述第一节点的电容更加小于所述第二节点的电容，相当于引入一个数值更大的正的差分电压以抵消掉原来存在的负的失调电压；所述编码校正控制模块根据所述差分比较器模块的比较判断结果调整所述第一控制校正信号和所述第二控制校正信号，使得当所述差分比较器模块的比较判断结果连续发生两次由高电平翻转为低电平时，再控制停止校正过程。8.根据权利要求6所述校正方法，其特征在于，还包括：当存在正的失调电压，则所述差分比较器模块的比较判断结果为高电平，则所述第一控制校正信号在所述中间刻度值的基础上加一，所述第二控制校正信号在所述中间刻度值的基础上减一，所述第一控制校正信号对应控制的所述第一可调电容增加，而所述第二控制校正信号对应控制的所述第二可调电容减小，使得所述第一节点的电压下降速度慢于第二节点的电压下降速度，相当于引入一个负的差分电压以抵消掉原来存在的正的失调电压；但是，如果经过所述latch比较器子模块的运放反馈作用，所述差分比较器模块的比较判断结果仍为高电平，则所述第一控制校正信号继续加一，所述第二控制校正信号继续减一，对应的所述第一可调电容继续增加，而所述第二可调电容继续减小，使得所述第一节点的电压下降速度进一步慢于第二节点的电压下降速度；所述编码校正控制模块根据所述差分比较器模块的比较判断结果调整所述第一控制校正信号和所述第二控制校正信号，使得当所述差分比较器模块的比较判断结果连续发生两次由高电平翻转为低电平时，控制停止校正过程。

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