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一种降低芯片测试延迟的测试方法 

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申请/专利权人:天津普智芯网络测控技术有限公司

摘要:本发明提供一种降低芯片测试延迟的测试方法,包括步骤一,获取跳转指令的跳转地址,以跳转地址为起始搬运一段第一长度的pattern数据并存储至第一存储区,使用相同方法搬运所有跳转指令同位置的pattern数据;步骤二,连续搬运外挂内存内若干段第二长度的pattern数据并存储至第二存储区,依据搬运顺序依次解析并执行pattern数据,删除执行后的pattern数据;步骤三,判断步骤二内执行过程中是否有跳转指令,否,继续执行步骤二,直至完成所有pattern数据的搬运、解析和执行,是,执行步骤四;步骤四,重构第二存储区和依据跳转指令跳转至第一存储区,解析并执行与跳转指令对应的pattern数据后,执行步骤二。本发明能够降低芯片测试的跳转延迟,提高测试的准确性。

主权项:1.一种降低芯片测试延迟的测试方法,其特征在于,包括解析并执行pattern数据的测试芯片和存储pattern数据的外挂内存,所述测试芯片内设置第一存储区和第二存储区;步骤一,构建第一存储区,获取跳转指令的跳转地址,以跳转地址为起始搬运一段第一长度的pattern数据并存储至第一存储区,使用相同方法搬运所有跳转指令同位置的pattern数据;步骤二,构建和执行第二存储区,连续搬运外挂内存内若干段第二长度的pattern数据并存储至第二存储区,依据搬运顺序依次解析并执行pattern数据,删除执行后的pattern数据;步骤三,判断步骤二内执行过程中是否有跳转指令,否,继续执行步骤二,直至完成所有pattern数据的搬运、解析和执行,是,执行步骤四;步骤四,执行第一存储区,重构第二存储区和依据跳转指令跳转至第一存储区,解析并执行与跳转指令对应的pattern数据后,执行步骤二。

全文数据:

权利要求:

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