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申请/专利权人：意法半导体(鲁塞)公司

摘要：集成电路包括以第一电源电压供电的第一域。在第一域中包括的第一晶体管包括第一栅极区和第一栅极电介质区。第二域以第二电源电压供电，并且包括具有第二栅极区和第二栅极电介质区的第二晶体管，第二栅极区被以高于所述第一电源电压的电压被偏置。所述第一和第二栅极电介质区具有相同的成分，其中该成分响应于低于或等于所述第一电源电压的栅极偏置电压将第一晶体管配置为永久关断状态。所述第二晶体管是浮置栅极存储器单元晶体管，其中第二栅极电介质区位于浮置栅极和控制栅极之间。

主权项：1.一种集成电路，包括：第一域，被配置为以第一电源电压被供电，并且包括至少一个第一晶体管，所述至少一个第一晶体管包括第一栅极区和第一栅极电介质区；以及第二域，被配置为以大于所述第一电源电压的第二电源电压被供电，并且包括至少一个第二晶体管，所述至少一个第二晶体管包括浮置栅极区、第二栅极区和位于所述浮置栅极区与所述第二栅极区之间的第二栅极电介质区，其中所述第二栅极区被配置为以高于所述第一电源电压的电压被偏置；其中所述第一栅极电介质区和所述第二栅极电介质区具有相同的成分，并且被配置成使得所述至少一个第一晶体管针对以低于或等于所述第一电源电压的电压对所述第一栅极区的任何偏置而被关断。

全文数据：设置有防止逆向工程的诱饵的集成电路和对应的制造工艺优先权要求本申请要求于2018年3月7日提交的法国专利申请No.1851957的优先权，其内容在法律允许的最大程度上通过引用整体并入于此。技术领域实施例和实施方式涉及集成电路，特别是设置有用于对抗逆向工程的装置的集成电路。背景技术集成电路部件组件的架构主要从集成电路设计者的制造技术诀窍和秘密导出。然而，现代的显微观察技术，例如扫描或透射电子显微镜，使得可以观察集成电路部件组件并从中推导出它们的架构。因此希望提供将防止进行这种观察的装置，特别是防止潜在的逆向工程。发明内容根据一个方面，提供了一种集成电路，包括：第一域，旨在通过第一电源电压供电并且包括至少一个第一晶体管，至少一个第一晶体管包括第一栅极区和第一栅极电介质区；以及第二域，包括至少一个第二晶体管，至少一个第二晶体管包括第二栅极区和第二栅极电介质区，第二栅极区旨在以高于第一电源电压的第二电压被偏置，其中所述第一和第二栅极电介质区具有相同的成分，并且被配置为使得所述至少一个第一晶体管针对以低于或等于第一电源电压的值对所述第一栅极区的任何偏置而被关断。术语“电源电压”应理解为表示处于其标称值的电源电压和电源电压相对于该标称值的变化，例如由于温度，这可能导致电源电压的实际值高于所述标称值。换句话说，术语“电源电压”应理解为表示针对集成电路的第一域指定的电源电压的实际最大值。然而，表述“偏置晶体管的栅极区”应理解为是指晶体管的栅极区与源极区之间的绝对电压值。这种被配置为总是处于关断状态的晶体管的制造使得尤其可以欺骗试图重建集成电路部分架构的功能的观察者，从而防止逆向工程。根据一个实施例，其中第一电源电压在1.0和2.0伏之间，所述栅极电介质区的厚度大于4nm，优选地至少等于10nm。根据一个实施例，所述栅极电介质区包括氧化硅-氮化硅-氧化硅层的叠层。具体地，氧化硅、氮化硅和氧化硅的叠层有利地允许第一晶体管在集成电路的第一域中总是被置于关断状态，比如，例如，电源电压等于或小于2伏的域。根据一个实施例，第一域包括至少一个第三晶体管，至少一个第三晶体管具有第三栅极区，并且针对以小于或等于第一电源电压的值对第三栅极区的任何偏置在功能上可操作，至少一个第三晶体管根据形成被配置为实现一个逻辑功能的电路与所述至少一个第一晶体管电耦合在一起，但是根据如果该组件的所有晶体管都是第三晶体管则对应于另一逻辑功能的布置来布置。这有利地允许增加诱饵的效果。特别地，试图例如重建集成电路部分架构的观察者，通过识别那用于逻辑功能的常规结构而不是为之配置的第一关断晶体管和第三可操作晶体管的组件，而被这种布置误导。根据一个实施例，所述至少一个第一晶体管包括在所述第一栅极区的侧面上的栅极间隔物，并且所述至少一个第一晶体管的所述第一栅极电介质区与所述栅极间隔物自对准。一方面，自对准本身在集成电路技术中具有优势。另一方面，从上面来看，栅极电介质区相对于第一栅极区的结构和其侧面上的间隔物严格没有超限。因此，不可能或至少非常难以观察到第一晶体管包括被配置为永久地将其置于关断状态的栅极电介质区。根据一个实施例，第一域包含被配置为实现逻辑功能的至少一个电路，并且第二域包含旨在存储数据的至少一个电路。另外，例如，第一和第三晶体管是逻辑电路CMOS晶体管除了第一晶体管的栅极电介质区之外，并且例如，第二晶体管是浮置栅极晶体管。因此，所述至少一个第二晶体管可以包括浮置栅极和形成所述第二栅极区的控制栅极，并且所述第二栅极电介质区可以位于浮置栅极和控制栅极之间。还提供了一种电子设备，例如个人计算机或电视解码器，包括如上所述的集成电路。根据另一方面，提供了一种用于制造集成电路的方法，包括：-在旨在通过第一电源电压供电的第一域中制造至少一个第一晶体管，包括形成第一栅极电介质区的操作和在所述第一栅极电介质区上形成第一栅极区的操作；-在第二域中制造至少一个第二晶体管，包括形成第二栅极电介质区的操作和在所述第一栅极电介质区上形成第二栅极区的操作，所述第二栅极区旨在以高于第一电源电压的第二电压被偏置；根据该方面的一般特征，形成第一栅极电介质区的操作类似于形成第二栅极电介质区的操作并且与形成第二栅极电介质区的操作同时进行，并且所述形成栅极电介质区的操作被配置为使得所述至少一个第一晶体管针对以低于或等于第一电源电压的值对所述第一栅极区的任何偏置而被关断。根据一种实施方式，其中第一电源电压在1.0和2.0伏之间，所述形成栅极电介质区的操作被配置成使得所述栅极电介质区的厚度大于4nm，优选地至少等于10nm纳米。根据一种实施方式，形成第一和第二栅极电介质区的所述操作包括形成氧化硅-氮化硅-氧化硅层的叠层的操作。根据一种实施方式，所述至少一个第一晶体管的制造包括在所述第一栅极区的侧面上形成栅极间隔物的操作，该操作包括各向同性沉积的操作和各向异性蚀刻间隔物电介质材料的操作，并且所述各向异性蚀刻操作还被配置为去除第一栅极电介质区的既不被间隔物覆盖也不被第一栅极区覆盖的部分。根据一种实施方式，所述至少一个第二晶体管的制造包括形成浮置栅极的操作和形成控制栅极的操作，所述控制栅极形成第二栅极区，所述第二栅极介质区形成在浮置栅极和控制栅极之间。因此，根据上面定义的一个实施例的集成电路可以通过根据上面定义的实施方式之一的过程制造。附图说明通过研究完全非限制性实施方式和实施例以及附图的详细描述，本发明的其他优点和特征将变得明显，其中：图1A-1C至9A-9C示意性地示出了根据一个示例性实施方式制造集成电路的步骤的结果；以及图10示出了一个示例性实施例。具体实施方式从1到9的图的编号对应于从半导体衬底例如晶体硅晶片开始执行的制造步骤。图中字母A，B和C对应于半导体衬底的不同区域LVP、HVP的不同部分，在此基础上执行所述制造步骤。标记为A的图示出了第一域LVP的一部分，由第一电压LVdd供电，其旨在包括第三晶体管NT或PT在该示例中，可操作的逻辑晶体管。标记为B的图示出了第一域LVP的另一部分，旨在包括第一晶体管NTb或PTb在该示例中为关断晶体管。标记为C的图示出了第二域HVP的一部分，其接收或产生高于第一电源电压LVdd的第二电压HVdd，其旨在包括第二晶体管FGT在该示例中，浮置栅极晶体管。对应于各图的三个部分在下文中将称为部分A，部分B和部分C。图1A，1B和1C示出了初步结构，将在初步结构上实现三个部分A，B和C共同的步骤。图1A和1B所示的第一域LVP的结构包括第二导电类型这里是n型导电性的单个阱NW，单个阱NW形成在第一导电类型这里是p型导电性的半导体衬底PSUB中。图1C所示的第二域HVP的结构包括“三阱”衬底中的布置，允许第一导电类型的阱TRW与衬底电隔离。通常，三阱布置包括阱TRW，其由在侧面NW和垂直下面NISO上围绕所述阱TRW的第一导电类型的隔离区域NW，NISO来界定。在该示例中，其中第二晶体管FGT是浮置栅极晶体管，该结构被隧道电介质TN覆盖，隧道电介质TN本身被第一导电层P1覆盖。通常，隧道电介质TN以本身已知的常规方式通过福勒-诺得海姆Fowler-Nordheim效应允许热载流子注入和或电荷注入提取。第一导电层P1通常由掺杂的多晶硅形成，并且旨在形成第二晶体管FGT的浮置栅极区。隧道电介质层TN和第一导电层P1也可以已经形成在集成电路IC的第一域LVP中，同时所述隧道电介质层TN和所述第一导电层P1形成在第二域HVP中，但是它们立即被移除，以便获得图1A和1B所示的结构。图2A和2B示出了在集成电路IC的第一域LVP中在参考图1A和1B描述的结构上形成第一栅极电介质区DE1的步骤的结果。图2C示出了在集成电路IC的第二域HVP中在参照图1C如上描述的结构上形成第二栅极电介质区DE2的操作的结果。第一栅极电介质区DE1和第二栅极电介质区DE2在第一域LVP和第二域HVP中以同一步骤同时形成。换句话说，第一栅极电介质区DE1的形成与第二栅极电介质区DE2的形成类似并且同时形成。因此，所述第一和第二栅极电介质区DE1和DE2具有相同的成分。此外，所述形成栅极电介质区DE1和DE2的操作被配置成使得所述至少一个第一晶体管PTb，NTb针对以低于或等于第一电源电压LVdd的值对第一栅极区GTb其形成将在下面参考图5B和6B描述的任何偏置而被关断。相反，第三晶体管PT、NT将响应于栅极区GT的相同偏置而导通。在该示例中，其中第二晶体管是浮置栅极晶体管，所述栅极电介质层DE2被配置为满足浮置栅极晶体管的要求，因此通常旨在承受10到15伏特量级的高电压。然而，对于不超过第一电源电压LVdd的任何电压，这样的配置可以允许第一晶体管PTb、NTb被强制地保持在关断状态。对于通常在浮置栅极和浮置栅极晶体管的控制栅极之间形成的氧化硅-氮化硅-氧化硅层的叠层尤其如此。因此，栅极电介质区DE1和DE2可以包括氧化硅-氮化硅-氧化硅ONO层的叠层。图3A，3B和3C示出了在集成电路IC的第一域LVP中在参考图2A和2B如上描述的结构上以及在集成电路IC的第二域HVP中在参考图2C如上描述的结构上蚀刻栅极电介质区DE1、DE2的步骤的结果。蚀刻操作通常是基于等离子体的干法蚀刻操作例如通过掩模中的开口在晶片级执行，导致在第一域LVP中的局部蚀刻，衬底的其余部分受到掩模的完整部分保护。在图3A所示的部分A的结构上，尚未形成掩模或掩模M1，如下所述，已经通过光刻形成，以便相对于部分A完全开口并且先前沉积的栅极电介质层DE1被完全蚀刻。在图3B所示的部分B的结构上，通过光刻形成掩模M1，以覆盖并保护第一栅极电介质区DE1的面向所述至少一个晶体管PTb、NTb其形成将在下面参考图5B和6B描述的未来第一栅极区GTb定位的部分。通过光刻形成掩模M1可以有利地与所述未来第一栅极区GTb的位置大致对准，因为将在随后的步骤中再次蚀刻第一栅极电介质区DE1下面参考图8B描述。在图3C所示的部分C的结构上，掩模M1通过光刻形成，以覆盖并保护位于集成电路IC的第二域HVP的部分C中的全部第二栅极电介质区DE2。然后从所有部件中移除掩模M1。图4A，4B和4C示出了在参考图3A，3B和3C如上所描述的结构的衬底PSUB以及阱NW和TRW上的所有暴露表面生长栅极氧化物OX的结果。旨在形成第三晶体管栅极的栅极氧化物OX，在该示例中为CMOS晶体管，另外使得可以完成氧化硅-氮化硅-氧化硅叠层的上部氧化硅顶部氧化物层的形成。常规地，另一栅极氧化物也可以完成ONO叠层的顶部氧化物的形成，但是这里未示出，因为它对于在该示例的部分A，B和C中形成的元件没有任何补充。图5A，5B和5C示出了在参照图4A，4B和4C如上描述的结构上沉积导电材料P2的操作的结果。例如，导电材料P2是导电栅极材料，例如掺杂的多晶硅。导电材料层P2覆盖所述结构的整个表面。图6A和6B示出了蚀刻参考图5A和5B如上描述的第一域LVP的结构的导电材料P2的操作的结果。蚀刻操作例如使用基于等离子体的干法蚀刻技术进行。已经通过光刻形成掩模M2，以覆盖并保护导电材料层P2的将形成部分B中的所述至少一个第一晶体管PTb、NTb的第一栅极区GTb的部分，以及导电材料层P2的将在部分A中形成所述至少一个第三晶体管PT、NT的第三栅极区GT的部分。在该蚀刻操作期间，掩模M2覆盖并保护参照图5C如上描述的部分C的结构的整个表面。因此，所述至少一个第一晶体管PTb、NTb的制造包括在集成电路IC的第一域LVP中的所述第一栅极电介质区DE1上形成第一栅极区GTb的操作。然而，在该蚀刻操作中，第一栅极电介质区DE1未被去除，并且横向地超出由此形成的第一栅极区GTb的每一侧。这种超限是由于掩模M1的定位的所谓粗略的即不精确的对准，参考图3B如上面所述。当然，如果特别是用于形成所述掩模M1的光刻技术允许它，则超限可以忽略不计。话虽如此，这种类型的制造过程通常是棘手的，因此是不希望的。图6C示出了蚀刻在参照图5C如上描述的结构的第二域HVP中堆叠在衬底顶部上的层P2、DE2、P1和TN的另一操作的结果。该其他蚀刻操作例如使用基于等离子体的干法蚀刻技术来执行。通过光刻形成另一掩模M20，以便覆盖并保护所述堆叠层的将在部分C中形成所述至少一个第二晶体管的第二栅极区CGFG的部分。在该蚀刻操作期间，掩模M20覆盖并保护参考图6A和6B如上描述的部分A和B的结构的整个表面。在蚀刻第一域LVP的部分A和B的结构的导电材料P2之前，也可以已经执行该其他蚀刻操作。在相应的蚀刻操作之后，从所有部分去除掩模M2和M20。图7A，7B和7C示出了在参考图6A，6B和6C如上描述的结构上形成轻掺杂源极和漏极区LDDS的结果。轻掺杂的漏极和源极区LDDS是常规的并且本身是已知的。轻掺杂漏极和源极区LDDS的形成使得特别是晶体管能够承受更高的漏源电压。轻掺杂漏极和源极区LDDS的形成包括将掺杂剂注入到衬底PSUB或在对应栅极区GT、GTb、CGFG所处于的位置的任一侧上的对应阱NW、TRW的操作。在该注入操作期间，所述栅极区GT、GTb和CGFG用作掩模。通常，该注入操作至少部分地穿过第一栅极电介质层DE1的横向超出第一栅极区GTb的每一侧的部分。图8A、8B和8C示出了在所述第一，第二和第三栅极区GTb、CGFG和GT的侧面上形成栅极间隔物区SPC的操作的结果。形成栅极间隔物SPC的操作在部分A，B和C中以共同的方式实现，并且包括各向同性地沉积电介质间隔物材料的操作和各向异性地蚀刻电介质间隔物材料的操作。各向同性沉积操作形成在壁附近的区域，例如栅极区的侧壁，其比在水平表面上更厚严格地说在垂直方向上。一旦沉积在水平表面上的厚度已经完全去除，就停止各向异性蚀刻操作，导致位于所述栅极区的侧面上的电介质间隔物材料的所述较厚区域的剩余物存在。各向异性蚀刻操作还被配置为去除第一栅极电介质区DE1的横向超出第一栅极区GTb的每一侧的部分换句话说，既不被间隔物SPC覆盖也不被第一栅极区GTB覆盖的部分。各向异性蚀刻操作通常不是非常有选择性，但是电介质间隔物材料可以，例如与第一栅极电介质区DE1的性质相同或相似，使得它们在它们的蚀刻操作期间表现出类似的行为。换句话说，所述至少一个第一晶体管的制造包括在所述第一栅极区GTb的侧面上形成栅极间隔物SPC的操作。形成栅极间隔物SPC的操作包括各向同性沉积的操作和各向异性蚀刻间隔物电介质材料的操作，并且所述各向异性蚀刻操作还被配置为去除第一栅极电介质区DE1的既不被间隔物SPC覆盖也不被第一栅极区GTb覆盖的部分。因此，形成第一栅极电介质区使得其与栅极间隔物SPC自对准。图9A、9B和9C示出了在参考图8A、8B和8C如上描述的结构上形成源极和漏极区DS的结果。漏极和源极区DS的形成包括将掺杂剂注入到衬底PSUB或在对应栅极区GT、GTb、CGFG和其侧面上的栅极间隔物SPC所处于的位置的任一侧上的对应阱NW、TRW的操作。所述栅极GT、GTb、CGFG和栅极间隔物SPC区域在该注入操作期间用作掩模。因此，已经制造了常断的并且不能通过显微镜检测的晶体管，以便有利地与制造集成电路的常规工艺兼容，在该示例中包括第一域LVP中的CMOS晶体管和第二域HVP中的浮置栅极晶体管。第一晶体管NTb和PTb针对以低于或等于第一电源电压LVdd对第一栅极区GTb的任何偏置是常断的，因此形成防止逆向工程的诱饵元件。这使得例如可以将第一域LVP的至少一个可操作的第三晶体管PT、NT与所述至少一个第一晶体管PTb、NTb组装在被配置为实现一个逻辑功能的组件中，但是根据如果该组件的所有晶体管都是可操作的第三晶体管PT、NT则对应于另一逻辑功能的布置来布置。例如，当实际上晶体管被组装在一起以实际上实现双输入NAND“NAND2”功能在这种情况下，特别是通过配置为接通而不管施加到栅极的信号的另一个晶体管使，可以设想对应于常规且可识别的三输入NAND“NAND3”门的布置。图10示出了包括第一晶体管PTb和NTb的示例性集成电路IC，例如通过参考图1A-1C至图9A-9C如上描述的工艺获得的。诸如个人计算机或电视解码器的电子设备APP包括集成电路IC。这里未提及的任何其他已知设备当然可以设置有集成电路IC。集成电路IC包括第一域LVP，在该示例中是逻辑域LGC，第二域HVP，在该示例中是用于非易失性存储器NVM的存储器平面，以及电源级ALM，其将第一电源电压LVdd分配到第一域并且将第二电压HVdd高于第一电源电压LVdd分配到第二域HVP。例如，第二电压HVdd可以由电荷泵产生，该电荷泵例如由第一电源电压LVdd供电。在该示例中，逻辑部分LGC通过使用CMOS逻辑技术的标准单元STDC的组件来构造。CMOS逻辑技术旨在以1.2伏特量级或者包括在1.0和2.0伏之间的第一电源电压LVdd操作。通常，标准单元尤其根据标准化尺寸和互相兼容性来设计，并且旨在实现诸如逻辑门之类的逻辑功能。逻辑部分LGC包括n型阱NW和p型阱PW的交替，以便在每个标准单元中形成互补CMOS元件。上面参考示例性制造工艺描述的部分A可以对应于包括成对的可操作晶体管的标准单元STDC的一部分，并且部分B可以对应于包括成对的关断晶体管的相同标准单元STDC的另一部分。上面参考示例性制造工艺描述的部分C又可以对应于EEPROM或闪存存储器平面NVM的一部分。因此，可以通过实施上面参考图1A-1C到图9A-9C描述的过程来获得集成电路IC。然而，制造和集成所述第一晶体管PTb、NTb的过程可以应用于任何类型的集成电路，该集成电路包括通过第一电源电压供电的第一域和接收或产生高于第一电源电压的第二电压的第二域，所述第一晶体管PTb，NTb被配置为针对以低于或等于第一电源电压的值对第一栅极区GTb的任何偏置而被关断。此外，任何类型的区域例如，专用于形成属于第二域的元件，但是适于使得第一晶体管针对以低于或等于第一电源电压的值对其栅极的任何偏置而被关断在可能的范围内可以用来形成第一栅极电介质区。

权利要求：1.一种集成电路，包括：第一域，被配置为以第一电源电压被供电，并且包括至少一个第一晶体管，所述至少一个第一晶体管包括第一栅极区和第一栅极电介质区；以及第二域，包括至少一个第二晶体管，所述至少一个第二晶体管包括第二栅极区和第二栅极电介质区，其中所述第二栅极区被配置为以高于所述第一电源电压的第二电压被偏置；其中所述第一栅极电介质区和所述第二栅极电介质区具有相同的成分，并且被配置成使得所述至少一个第一晶体管针对以低于或等于所述第一电源电压的电压对所述第一栅极区的任何偏置而被关断。2.根据权利要求1所述的集成电路，其中所述第一电源电压在1.0和2.0伏之间，并且其中所述第一栅极电介质区和所述第二栅极电介质区的厚度大于4nm。3.根据权利要求1所述的集成电路，其中所述第一电源电压在1.0和2.0伏之间，并且其中所述第一栅极电介质区和所述第二栅极电介质区的厚度大于或等于10nm。4.根据权利要求1所述的集成电路，其中所述第一栅极电介质区和所述第二栅极电介质区各自包括氧化硅-氮化硅-氧化硅层的叠层。5.根据权利要求1所述的集成电路，其中所述第一域还包括具有第三栅极区的至少一个第三晶体管，所述至少一个第三晶体管针对以小于或等于所述第一电源电压的值对所述第三栅极区的任何偏置在功能上可操作，其中所述至少一个第三晶体管在被配置为实现第一逻辑功能的电路中电耦合到所述至少一个第一晶体管，但是根据如果所述至少一个第一晶体管替代地被配置为与所述至少一个第三晶体管相似则对应于第二逻辑功能的布置来布置。6.根据权利要求1所述的集成电路，其中所述至少一个第一晶体管包括在所述第一栅极区的侧面上的栅极间隔物，并且其中所述至少一个第一晶体管的所述第一栅极电介质区与所述栅极间隔物自对准。7.根据权利要求1所述的集成电路，其中所述第一域包含被配置为实现逻辑功能的至少一个电路，并且所述第二域包含被配置为存储数据的至少一个电路。8.根据权利要求1所述的集成电路，其中所述第二晶体管包括浮置栅极和形成所述第二栅极区的控制栅极，所述第二栅极电介质区位于所述浮置栅极和所述控制栅极之间。9.一种电子设备，包括根据权利要求1所述的集成电路。10.根据权利要求9所述的电子设备，其中所述电子设备选自由个人计算机和电视解码器组成的组。11.一种集成电路，包括：第一电源域，被配置为以第一电源电压被供电；第一导电类型的第一晶体管，包括第一栅极区和第一栅极电介质区，所述第一晶体管位于所述第一电源域中；以及第一导电类型的第二晶体管，包括第二栅极区和第二栅极电介质区，所述第二晶体管位于所述第一电源域中；其中，所述第二栅极电介质区具有与所述第一栅极电介质区不同的物理特性，使得尽管向所述第二栅极区施加小于所述第一电源电压的栅极电压，但是所述第二晶体管被关断，其中所述栅极电压被施加到所述第一栅极区将导致第一晶体管导通。12.根据权利要求11所述的集成电路，其中所述物理特性是厚度，所述第二栅极电介质区比所述第一栅极电介质区厚。13.根据权利要求11所述的集成电路，其中所述物理特性是绝缘材料，所述第二栅极电介质区由氧化物-氮化物-氧化物三层构成，并且所述第一栅极电介质区由氧化物层构成。14.根据权利要求11所述的集成电路，还包括：第二电源域，被配置为以不同于所述第一电源电压的第二电源电压被供电；浮置栅极晶体管，包括浮置栅极、控制栅极和位于所述浮置栅极与所述控制栅极之间的栅极电介质区，所述浮置栅极晶体管位于所述第二电源域中；其中所述浮置栅极晶体管的所述栅极电介质区具有与所述第二栅极电介质区相同的物理特性。15.根据权利要求14所述的集成电路，其中所述物理特性是厚度，所述第二栅极电介质区比所述第一栅极电介质区厚。16.根据权利要求15所述的集成电路，其中所述物理特性是绝缘材料，所述第二栅极电介质区由氧化物-氮化物-氧化物三层构成，并且所述第一栅极电介质区由氧化物层构成。17.根据权利要求11所述的集成电路，其中所述第一晶体管和所述第二晶体管被电连接在电路中，所述电连接与第一逻辑功能的执行相关联，但是所述电路实际执行与所述第一逻辑功能不同的第二逻辑功能，因为所述第二晶体管被关断。18.一种制造集成电路的方法，包括：在通过第一电源电压供电的第一域中制造至少一个第一晶体管，其中制造包括形成第一栅极电介质区和在所述第一栅极电介质区上形成第一栅极区；在第二域中制造至少一个第二晶体管，其中制造包括形成第二栅极电介质区和在所述第二栅极电介质区上形成第二栅极区，所述第二栅极电介质区被配置为以比所述第一电源电压高的第二电压被偏置；其中形成所述第一栅极电介质区类似于形成所述第二栅极电介质区并且与形成所述第二栅极电介质区同时进行，并且其中形成所述第一栅极电介质区和所述第二栅极电介质区产生所述至少一个第一晶体管，所述至少一个第一晶体管针对以低于或等于所述第一电源电压的值对所述第一栅极区的任何偏置而被关断。19.根据权利要求18所述的方法，所述第一电源电压介于1.0和2.0伏之间，其中形成所述栅极电介质区被配置为使得所述栅极电介质区的厚度大于4nm，优选地至少等于10nm。20.根据权利要求18所述的方法，其中形成所述栅极电介质区包括形成氧化硅-氮化硅-氧化硅层的叠层。21.根据权利要求18所述的方法，其中制造所述至少一个第一晶体管包括通过各向同性沉积间隔物电介质材料和各向异性蚀刻所述间隔物电介质材料在所述第一栅极区的侧面上形成栅极间隔物，其中所述各向异性蚀刻还被配置为去除所述第一栅极电介质区的既不被间隔物覆盖也不被所述第一栅极区覆盖的部分。22.根据权利要求18所述的方法，其中制造所述至少一个第二晶体管包括形成浮置栅极和形成用于所述第二栅极区的控制栅极，所述第二栅极电介质区被形成在所述浮置栅极和所述控制栅极之间。

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