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申请/专利权人：中国人民解放军国防科技大学

摘要：本发明公开了一种真单相时钟主从型全静态D触发器，D触发器包括依次相连的数据输入电路、主触发电路、从触发电路以及数据输出电路；数据输入电路用于接收数据输入信号；主触发电路和从触发电路均由时钟信号CK控制；当时钟信号CK为低电平时，主触发电路接收数据输入信号，从触发电路处于维持状态；当时钟信号CK为高电平时，主触发电路处于维持状态，从触发电路接收主触发电路的存储状态。本发明具有晶体管数量少、时钟控制晶体管数量少，电路结构简单等优点，克服了传统真单相时钟D触发器因漏电而存储状态改变的缺陷，且延迟较传统D触发器降低7%～12%；另外，差分式样的输入可增强抗噪声性能。

主权项：1.一种真单相时钟主从型全静态D触发器，其特征在于，包括数据输入电路、主触发电路、从触发电路以及数据输出电路；数据输入电路、主触发电路、从触发电路和数据输出电路依次相连；数据输入电路，用于接收数据输入信号；数据输出电路，用于将从触发电路的输出信号进行输出；主触发电路和从触发电路均由时钟信号CK控制；当时钟信号CK为低电平时，主触发电路接收数据输入信号，从触发电路处于维持状态；当时钟信号CK为高电平时，主触发电路处于维持状态，从触发电路接收主触发电路的存储状态；所述主触发电路包括PMOS管MP1-MP5、NMOS管MN6-MN7；PMOS管MP1衬底和源极接电源VDD，栅极接时钟信号CK；PMOS管MP2衬底接电源VDD，栅极接信号dn，源极与MP1的漏极相连，漏极驱动信号ml_b；PMOS管MP3衬底接电源VDD，栅极接信号dnn，源极与MP1的漏极和MP2的源极相连，漏极驱动信号ml_ax；PMOS管MP4衬底和源极接电源VDD，栅极由信号ml_ax驱动，漏极驱动信号ml_b；PMOS管MP5衬底和源极接电源VDD，栅极由信号ml_b驱动，漏极驱动信号ml_ax；NMOS管MN6衬底和源极接地VSS，栅极由信号ml_ax驱动，漏极驱动信号ml_b；NMOS管MN7衬底和源极接地VSS，栅极由信号ml_b驱动，漏极驱动信号ml_ax；其中信号ml_ax和信号ml_b为主触发电路中的互补信号对；信号dn和信号dnn为数据输入电路产生的互补或差分的信号对；当时钟信号CK为低电平时，MP1导通而MN1截止；此时从触发电路处于维持状态，稳定地驱动反相器X3而使得输出信号Q值保持；与此同时主触发电路处于接受数据状态；当数据输入信号D为高电平时，信号dn和dnn分别为低电平和高电平，于是MP2导通而MP3截止，信号ml_b被MP2管上拉至高电平，同时信号ml_b的上拉使得MN7导通，将信号ml_ax下拉至低电平；反之，当数据输入信号D为低电平时，信号dn和dnn分别为高电平和低电平，于是MP2截止而MP3导通，信号ml_ax被MP3上拉至高电平，同时信号ml_ax的上拉使得MN6导通，将信号ml_b下拉至低电平；当时钟信号CK为高电平时，MP1截止而MN1导通；此时主触发电路处于维持状态，使得ml_b和ml_ax信号保持稳定；与此同时从触发器电路处于接受数据状态；若ml_b信号为高电平，则MN3导通而MN2截止，将信号sl_bx下拉至低电平，信号sl_bx的下拉又使得MP6导通，使得信号sl_a上拉至高电平；若信号ml_b为低电平，则MN3截止而MN2导通，将信号sl_a下拉至低电平，信号sl_a的下拉又使得MP7导通，使得信号sl_bx上拉至高电平；信号sl_bx的更新驱动反相器X3，使得输出信号Q值更新；所述从触发电路包括NMOS管MN1-MN5、PMOS管MP6-MP7；NMOS管MN1衬底和源极接地VSS，栅极接时钟信号CK；NMOS管MN2衬底接地VSS，栅极接信号ml_ax，源极与MN1的漏极相连，漏极驱动信号sl_a；NMOS管MN3衬底接地VSS，栅极接信号ml_b，源极与MN1的漏极和NM2的源极相连，漏极驱动信号sl_bx；NMOS管MN4衬底和源极接地VSS，栅极由信号sl_bx驱动，漏极驱动信号sl_a；NMOS管MN5衬底和源极接地VSS，栅极由信号sl_a驱动，漏极驱动信号sl_bx;PMOS管MP6衬底和源极接电源VDD，栅极由信号sl_bx驱动，漏极驱动信号sl_a;PMOS管MP7衬底和源极接电源VDD，栅极由信号sl_a驱动，漏极驱动信号sl_bx；其中信号sl_bx和信号sl_a为从触发电路中的互补信号对。

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百度查询： 中国人民解放军国防科技大学 一种真单相时钟主从型全静态D触发器