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申请/专利权人：湖南大学
摘要：本发明属于功率半导体器件技术领域，涉及一种具有低比导通电阻的SiCMOSFET器件，包括形成于N型重掺杂半导体衬底之上的N型半导体漂移区；形成于N型半导体漂移区表面的P阱区和JFET区形成于P阱区表面的P型重掺杂半导体体接触区和N型重掺杂半导体源区；形成于N型重掺杂半导体源区、P阱区和JFET区之上的包括氧化层和多晶硅的平面栅结构。在P型重掺杂半导体体接触区和P阱区侧面引入一个包括绝缘介质和导电材料的侧壁倾斜一定角度且延伸至N型半导体漂移区的沟槽屏蔽栅结构，屏蔽栅与源电极短接；并在沟槽屏蔽栅结构底部和侧面引入P型掺杂区辅助耗尽漂移区，提高漂移区浓度，有利于降低器件比导通电阻，改善器件性能。
主权项：1.一种具有低比导通电阻的SiCMOSFET器件，其特征在于，所述SiCMOSFET器件的结构包括N型重掺杂半导体衬底（1）；形成于所述N型重掺杂半导体衬底（1）之上的第一N型半导体漂移区（2）和形成于第一N型半导体漂移区（2）之上的第二N型半导体漂移区（3），第一N型半导体漂移区（2）和第二N型半导体漂移区（3）的掺杂浓度不等；形成于所述第二N型半导体漂移区（3）表面的P阱区（8）和JFET区（12）；形成于所述P阱区（8）表面的P型重掺杂半导体体接触区（9）和N型重掺杂半导体源区（10）；形成于所述N型重掺杂半导体源区（10）、P阱区（8）和JFET区（12）之上的包括氧化层（5）和多晶硅（7）的平面栅结构，由所述多晶硅（7）引出栅电极；由所述P型重掺杂半导体体接触区（9）和N型重掺杂半导体源区（10）共同引出源电极，由所述N型重掺杂半导体衬底（1）下表面引出漏电极；在所述P型重掺杂半导体体接触区（9）和P阱区（8）侧面引入一个包括绝缘介质（11）和导电材料（6）的侧壁，侧壁倾斜一定角度且底部延伸至第二N型半导体漂移区（3）内的沟槽屏蔽栅结构，屏蔽栅与源电极短接；并在所述沟槽屏蔽栅结构的底部和侧面引入P型掺杂区（4），所述P型掺杂区（4）位于第一N型半导体漂移区（2）和第二N型半导体漂移区（3）内，将沟槽屏蔽栅结构的底部与绝大部分侧壁包围。
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百度查询： 湖南大学 一种具有低比导通电阻的SiC MOSFET器件及其制备方法
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