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申请/专利权人：四川上特科技有限公司

摘要：一种大电流瞬态抑制组合器件及其成型方法，涉及半导体器件领域，器件包括：顶面设有N‑外延层的P++半导体衬底；多个第一P++隔离阱；D1二极管；多个互相串联的D3二极管；D2二极管和或D4二极管；方法包括步骤：准备P++半导体衬底；在P++半导体衬底表面形成N‑外延层后进行下一步，或在P++半导体衬底表面形成N‑外延层后，在N‑外延层注入N型离子形成N++埋层，再在两个第一P++隔离阱之间注入N型离子形成多个N++阱，然后再进行下一步；对N‑外延层注入P型离子形成第一P++隔离阱；在第一P++隔离阱之间注入N型离子形成多个N+区；在部分第一P++隔离阱之间注入P型离子形成多个P+区；用导线连接各部件。实现正向导通开启电压的叠加，更易控制钳位电压。

主权项：1.一种大电流瞬态抑制组合器件，其特征在于，包括：P++半导体衬底（1），顶面设有N-外延层（11），P++半导体衬底（1）底部设有GND端；第一P++隔离阱（2），有多个，形成于N-外延层（11）中并延伸至P++半导体衬底（1）；D1二极管（3），包括设于N-外延层（11）中并位于两个第一P++隔离阱（2）之间的第一N+区（31），第一N+区（31）设有IO口；D3二极管（5），有多个，且依次串联，包括设于N-外延层（11）中并位于两个第一P++隔离阱（2）之间的第二P+区（51）和两个第三N+区（52），第三N+区（52）分别间隔位于第二P+区（51）两侧，前一个D3二极管（5）两个第三N+区（52）与后一个D3二极管（5）的第二P+区（51）通过导线连接，最后一个D3二极管（5）的两个第三N+区（52）通过导线与一个第一P++隔离阱（2）连接；D2二极管（4）和或D4二极管模块（6）；其中，D2二极管（4）包括设于N-外延层（11）中并位于两个第一P++隔离阱（2）之间的第一P+区（41），第一P+区（41）两侧还分别设有第二N+区（42）；D4二极管模块（6）包括N++埋层（61）和N++阱（62），N++埋层（61）位于N-外延层（11）中并扩散至P++半导体衬底（1）中，且位于两个第一P++隔离阱（2）之间，N++阱（62）有多个，位于N-外延层（11）中且处于第一P++隔离阱（2）之间，N++阱（62）一端扩散至N++埋层（61）中，相邻两个N++阱（62）之间还设有第三P+区（63）；当只有D2二极管（4）时，D2二极管（4）与D1二极管（3）串联，第一N+区（31）与D2二极管（4）的第一P+区（41）之间通过导线连接，第二P+区（51）与两个第二N+区（42）通过导线连接，其中一个第二N+区（42）设有VDD口；当只有D4二极管模块（6）时，第一N+区（31）通过导线与第三P+区（63）连接，第二P+区（51）通过导线同时与多个N++阱（62）连接，其中一个N++阱（62）设有VDD口；当D2二极管（4）和D4二极管模块（6）同时存在时，D4二极管模块（6）位于D2二极管（4）与D1二极管（3）之间，第一N+区（31）同时与D2二极管（4）的第一P+区（41）、第三P+区（63）之间通过导线连接，最靠近D2二极管（4）的第二P+区（51）通过导线同时与第二N+区（42）、N++阱（62）连接，其中一个第二N+区（42）设有VDD口。

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